如何在CST中進行HSPICE仿真

來源：CST仿真專家之路更新時間：2024-06-23 閱讀：

CST的電路是支持IBIS和SPICE模型的，這個大家都知道。但是，SPICE模型僅限于控制符為.subckt，就是黑盒子式的子電路模型。這期我們看看更多的未直接支持的情況，比如HSPICE。

HSPICE的輸入是一個.sp文件，包含電路的線路信息“netlist”,也叫Input netlist file或SPICE netlist。

舉個傳輸線仿真的HSPICE例子:

* Stripline circuit

.Tran 50ps 7.5ns

.OPTION post Probe

VIN 1 0 PWL 0 0v 250ps 0v 350ps 3.3v

Rsource 1 2 50

Tfirst 2 0 3 0 ZO=50 TD=0.17ns

C2 3 0 2p

Tsecond 3 0 4 0 ZO=50 TD=500ps

Rtermination 4 0 50

.Probe v(1) v(2) v(3) v(4)

.End

注意，這個.sp案例中的控制符是.OPTION，其他可能用到的控制符包括.Tran,.PARAM, .INC, .LIB，.MODEL. 等等。我們在每一句后面加上解釋：

* Stripline circuit 帶星的是信息, comment而已

.Tran 50ps 7.5ns 瞬態(tài)仿真7.5納秒

.OPTION post Probe 控制部分：開始

VIN 1 0 PWL 0 0v 250ps 0v 350ps 3.3v VIN是個線性電壓源，位于線路節(jié)點1和0（地）之間，t=0時 V=0V, t=250皮秒時，V=0V，t=350皮秒時，V=3.3V。PWL是piecewise linear source，就是不同時間段不同信號。

Rsource 1 2 50 節(jié)點1和2之間的內(nèi)阻50

Tfirst 2 0 3 0 ZO=50 TD=0.17ns 節(jié)點2和3之間傳輸線，阻抗50歐，延時0.17ns；

C2 3 0 2p 節(jié)點3和地之間的電容C2；

Tsecond 3 0 4 0 ZO=50 TD=500ps 又一個傳輸線；

Rtermination 4 0 50 負載阻抗50歐

.Probe v(1) v(2) v(3) v(4) 在四個線路節(jié)點1234放探針

.End 結(jié)束

然后我們想一想這個電路如果畫出來應(yīng)該是什么樣的？用CST的電路模塊畫大概是這樣的（示意拓撲而已）：

如果把這個.sp文件拖拽到CST中，則報錯“Subcircuit not found”，也就是我們剛才說的，目前CST只支持子電路，而這個HSPICE是包含仿真設(shè)置的文件，并不是個單純子電路。

那么問題來了，我們?nèi)绾螌⑦@個.sp文件拆成子電路和仿真設(shè)置，然后用在CST的電路仿真呢？答案是用到SPICE分割宏工具：

Browse選中.sp文件，定義想要提取的子電路節(jié)點（可以很多個）：

這里的circuit negative filter是負過濾，意思是我們不讓subcircuit包括某些toplevel的內(nèi)容，一般都是電壓源，電流源，內(nèi)阻。

這樣就把HSPICE拆成了控制文檔和電路文檔兩部分了，還有個log：

運行宏的CST電路中自動導(dǎo)入了這個子電路SPICE，自動添加了Tran瞬態(tài)任務(wù)，自動選好“HSPICE導(dǎo)出“的仿真模式：

拆分的幾部分SPICE內(nèi)容：

有人可能問了，這不是已經(jīng)導(dǎo)出SPICE了嗎？為什么還要Tran任務(wù)HSPICE Export？這是因為用戶可以在CST這里繼續(xù)添加其他電路部分，或者3D仿真部分，然后整體再作為HSPICE模型導(dǎo)出。舉個例子：

隨便激勵個信號（比如高斯），就導(dǎo)出HSPICE了，位置是項目文件夾->Results->DS,打開查看：

可見HSPICE中，我們生成的OPTION內(nèi)容更多，SUBCKT也更多，有端口信息，也有端口激勵的信號（高斯signal）,然后就可以拿去做HSPICE仿真了。

最后一點，如果CST與其他HSPICE仿真工具都有安裝在同一臺機器，可以用下面這個宏工具明確HSPICE.exe的位置，這樣Tran任務(wù)中就會出現(xiàn)新的選項，可以直接調(diào)用HSPICE仿真工具仿真并返回結(jié)果，免去以上HSPICE分割和導(dǎo)出sp文檔的步驟哦！